DDR2コンプライアンス・テスト・オプション
QPHY-DDR2

  •  
  • 400MHz、533MHz、667MHz、800MHz、1066MHzおよび任意の速度のDDR2信号に対応
  • 多数のサイクルに渡る信号の計測をベースにした統計結果によ る高い信頼性のDDR2インターフェースの試験を実行する最速の手法
  • ワーストケースの測定画面が、レポートの中に波形の信号名と関連する電圧レベルとともに掲載
  • Stop on test/failure機能によ り、特定のテストで試験を中断して、オシロスコープの画面上で計測結果を個別にチェック
  • JEDEC仕様:JESD79-2Eと JESD208 、およびインテル仕様:DDR2 667/ 800JEDEC仕様の付録レビジョン 1.1とインテルDDR2 400/533 JEDEC仕様の付録レビジョン1.0によって規定さ れている項目を全て網羅

テレダイン・レクロイのQPHY-DDR2、DDR2コンプライアンス・テスト・オプションは、最高のDDR2メモリ・インタフェース試験ツールです。400MHz、533MHz、667MHz、800MHz、1066MHzと任意の速度に対応しています。QPHY-DDR2は、クロック(JEDECの仕様とインテルの仕様:JEDEC仕様の付録によって規定される電気およびタイミング・テスト)に完全に準拠したテストを行うことができます。

テレダイン・レクロイのQualiPHYフレームワークは、シンプルなユーザ・インタフェースを持つので操作が簡単で、かつのカスタマイズや判定条件の変更に柔軟性に対応できます。また、グラフィカルな結線図を示すことにより確実な装置の接続を指示し、各項目でワーストケースの不良測定結果の画面を含む全ての計測結果をレポートにまとめることができます。そのうえ、QPHY-DDR2によってされる全ての波形データは、後から再試験ができるように保存することができます。

QPHY-DDR2を利用することで、非常に高い信頼性でDDR2インターフェースの結果が得られます。DDR2計測値が大きく変動するために、多数のサイクルに渡る信号の計測を行うことが重要です。非常に短時間で多数のサイクルに渡る信号を計測することができると、捕らえた測定値の最大値と最小値の信頼性が高くなります。

QPHY-DDR2では、DDR2信号の自動特性評価機能に加えて、オシロスコープにDDR2信号の強力なデバッグ能力を付加します。故障の根本原因は、オシロスコープに搭載された以下に示す先進のシリアル・データ解析ツールのを駆使して迅速かつ容易に発見することができます。

SDAII、EyeDoctorII、WaveScanや豊富なツール郡

クロック試験

JEDEC仕様書によって規定された全てのクロック試験を実行します。試験の項目にはaverage clock period, absolute clock period, average high/low pulse width, absolute high/low pulse width, half period jitter, clock period jitter, cycle-to-cycle period jitter やcumulative error over n periodが含まれています。

電気試験

この試験では、DDR2信号の電気的特性を計測します。上の図は、データ信号、ストローブ信号とクロック信号のスルーレートを計測するSoutR試験を示しています。1,000以上のエッジでスルーレートの計測が行われ、その中のワーストケースの値が表示されています。信号波形は、信号名が示されているので簡単に判別できるようになっています。その上、カーソルがどのレベルを使ってスルーレートが計測されたかを示します。

タイミング試験

この試験は、特定のDDR2イベントのタイミングを確認します。上の図は、ストローブ出力のクロック信号からのアクセス・タイムがJEDEC仕様によって規定される制限の範囲内であることを確認するtDQSCK試験を示しています。この試験では、tDQSCKは、DDR2のリード・バーストの5000エッジで測定され、ワーストケースの値が表示されています。

アイパターン

アイパターンは、シリアル・データ信号のデバッグにおいて非常に強力なツールです。QualiPHY-DDR2では、アイパターンをリード・バースト、またはライト・バーストから描画することができるので、データ信号にレシーバがエラーなく読み取れるのに必要なシグナル・インテグリティがあるかどうかを確認することができます。

 


 QualiPHYでは、多くのプリセットされたコンプライアンス試験項目のセットが用意されていますが、新しく独自の試験項目のセットを作ることも、セットされた試験項目を制限することもできます。

 グラフィカルな結線図は、その試験に必要な装置の接続などを指示します。

 コンプライアンス・レポートは、計測された全ての値、その試験の評価基準と、
試験を実行したときの画面情報を含みます。コンプライアンス・レポートは、HTML、
PDFまたはXMLとして作成することができます。

QualiPHY

 QualiPHYは、高速シリアル・バスでコンプライアンス試験を専門知識がなくとも、短時間で簡潔に実行できるように設計されています。

  • ウィザード機能により、テスト手順をナビゲートします。
  • 規定された手順に従って各々の測定を行います。
  • 各々の計測値を対応する規格の許容範囲と比較して判定します。
  • 全ての測定結果をまとめてレポートを作成します
  • QualiPHYなら、いつでも正しい方法で試験が実行できます。

クロック試験

tCK (avg) – Average Clock Period
tCH(avg) – Average High Pulse Width
tCL(avg) – Average Low Pulse Width
tCK (abs) – Absolute Clock Period
tCH(abs) – Absolute High Pulse Width
tCL(abs) – Absolute Low Pulse Width
tJIT(duty) – Half Period Jitter
tJIT(per) – Clock Period Jitter
tJIT(cc) – Cycle to Cycle Period Jitter
tERR(n per) – Cumulative error

電気試験

SlewR – Input Rising Edge Slew Rate
SlewF – Input Falling Edge Slew Rate
VIH(ac) – AC Input Logic High
VIH(dc) – DC Input Logic High
VIL(ac) – AC Input Logic Low
VIL(dc) – DC Input Logic Low
VSWING – Input Signal MaximumPeak to Peak Swing
SoutR – Output Slew Rate Rise
SoutF – Output Slew Rate Fall
tSLMR – Output Slew RateMatching Ratio
AC Overshoot Peak Amplitude
AC Overshoot Area Above VDDQ
AC Undershoot Peak Amplitude
AC Undershoot Area Below VSSQ
VID(ac) – AC Differential Input Voltage
VIX(ac) – AC Differential Input Cross Point Voltage
VOX(ac) – AC Differential Output Cross Point Voltage

タイミング試験

tHZ(DQ) – DQ High Impedance Time from CK/CK#
tLZ(DQ) – DQ Low Impedance Time from CK/CK#
tLZ(DQS) – DQS Low Impedance Time from CK/CK#
tHP – CK Half Pulse Width
tQHS – DQ Hold Skew Factor
tQH – DQ/DQS Output Hold Time from DQS
tDQSH – DQS Input High Pulse Width
tDQSL – DQS Input Low Pulse Width
tDSS – DQS Falling Edge to CK Setup Time
tDSH – DQS Falling Edge Hold Time from CK
tWPRE – Write Preamble
tWPST – Write Postamble
tRPRE – Read Preamble
tRPST – Read Postamble
tDQSQ – Skew between DQS and DQ
tDQSS – DQS Latching Transition to Clock Edge
tDQSCK – DQS Output Access Time from CK/CK#
tAC – DQ Output Access Time from CK/CK#
tDS(base) – DQ and DM Input Setup Time
tDH(base) – DQ and DM Input Hold Time
tIS(base) – Address and Control Input Setup Time
tIH(base) – Address and Control Input Hold Time
tDS1(base) – DQ and DM Input Setup Time (Single-ended Strobe)
tDH1(base) – DQ and DM Input Hold Time(Single-ended Strobe)

 

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オーダー・インフォメーション

モデル名  
QualiPHY-DDR2 DDR2コンプライアンス・テスト・オプション

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